본 사건은 복수의 선행문헌을 결합하여 청구된 발명의 특허성 즉, 비자명성 위반을 주장하는 경우, 복수의 선행문헌의 결합의 동기 (motivation to combine) 입증을 이미 공지인 해결과제의 공지인 방법에 의한 것인 때에는 별도의 문헌 (또는 특정의 기재) 에 의하지 않아도 된다는 이른바 "known technique" rationale 에 관한 것이다.
Multiple cache memories 의 사용은 몇 가지 문제점을 유발할 수 있는데, 그 중 하나가 cache coherency 이다. 서로 다른 cache 는 동일한 데이터를 저장하고 있는데 이때 어느 한 processor 가 데이터의 local copy 를 변경할 경우, 데이터 간 불일치가 발생할 수 있다. Cache coherency 유지를 위하여 사용될 수 있는 방법 중 하나는 공유 “bus” 상에서 “snooping” 하는 것이고, 다른 한가지 방법은 global, segmented secondary cache 를 채용하는 것이다. 두가지 방법 모두 복수의 processor 간 변경사항을 검출하고, 그러한 검출사항을 local data copies 에 적용하는 식이다.
‘’908 특허는 multiprocessor system 에 관하여 청구하고 있는데, Intel 은 Claim 5 에 대하여 IPR 을 신청하였다. 2건의 선행문헌은 claim 5 의 모든 구성요소를 기재하고 있다고 주장하였다. Claim 5 는 claim 4 의 종속항인데, claim 4 는 다음과 같다:
4. A system, the system comprising:
a processing system comprising
a plurality of processors; and
at least one separated cache not part
[of] any processor;
. . .
wherein the at least one separated
cache comprises a separated cache segment for at least some of the plurality of
processors; the system further comprising:
an interconnect system
interconnecting each of the separated cache segments with each of the processors,
each of the processors with neighboring processors, and each of the separated cache
segments with neighboring separated cache segments; and
an arbiter, the arbiter controlling
access of a processor to the interconnect system.
즉, 특허 청구된 interconnect system 은 3가지 interconnection 을 필요로 하는데, (1) “each . . . separated cache segment[] with each . . . processor[]”; (2) “each . . . processor[] with neighboring processors”; and (3) “each . . . separated cache segment[] with neighboring separated cache segments.” 이다. (3) 번 한정사항이 본 항소심과 관련 있고, 이를 segment-to-segment limitation 이라 하겠다.
III.
Intel 은 claim 4 의 separated cache 와
interconnect system 을 채용한 multiprocessor
system 이 2건의 선행문헌 (Kabemoto,
Bauman) 에 모두 개시되어 있다고 주장하였다. (하기 도면에서, 노란색은 processors, 파란색은 secondary caches, 황금색은 interconnection
system 이다.)
본 항소심은 Kabemoto 의
노란색 processor, Bauman 의 파란색 global,
segmented secondary cache, 그리고 두 선행문헌의 황금색 interconnection
system 이 중요 관심사항인 바, 이에 대하여 집중한다.
Intel 은 PHOSITA 는 Kabemoto 의
secondary caches 를 Bauman 의 segmented global [secondary cache] 를 대체하는 것에 의하여 claim 4 의 모든 한정사항을 교시한다고 주장하였다. Intel 은
Bauman 의 global, segmented cache 를
[processor] element (14-1) 외부에 위치하는 [Kabemoto
의] snoop bus (22) 에 연결하여 분리된 cache
와 interconnect system 에 도달할 것이라고 주장하였다.
PTAB 은 PACT 의 주장을 받아들여, 첫째
2건의 선행문헌에 청구된 발명 (claim 4) 의 한정사항
모두가 개시되어 있지 않고, 둘째 PHOSITA 기준으로
motivation to combine 을 입증하지 못하였다면서 특허 유효 결정하였다.
DISCUSSION
I.
Intel 의 주장대로, 재판부는 2건의 선행문헌에
의하여 claim 4 의 모든 한정사항이 개시되었다는 것에 동의한다.
하기의 Bauman (Fig. 6) 에
따르면, data path between processors, second-level cache 및
memory 가 개시되어 있다. Second-level cache 는
segments 0 ~ 3 을 포함한다. (파란색) Data path 즉, interconnection system 은
processors 와 second-level cache 를
연결하므로, segment-to-segment (cache) 한정사항에 대하여 기재하고 있는 바, claim 4 의 구성요소 전부가 개시되지 않았다고 한 PTAB 의
판단에는 오류가 있다.
A
Intel 은 또한 PTAB 의 “known-technique”
rationale 에 의한 motivation to combine 에 대한 기각에 대하여도
항소하였다.
Motivation-to-combine 분석은 유연한 (flexible) 것이다. KSR 재판부에 따르면, 다음과 같이 판결하였다:
관련 기술분야에서 공지인 어떠한 문제나 필요성이라도 청구된 발명의 구성요소를
결합하는데 사용될 수 있으며, 게다가 PHOSITA 는 통상의
창작력 (ordinary creativity) 을 보유한 자이므로, 복수의
특허의 (산재된) 구성요소를 퍼즐을 맞추는 것과 같이 결합할
수 있다. 그러한 이유로, motivation to combine 분석은
청구된 발명에 특정된 주제 (specific subject matter) 에 대한 정확히 일치하는 교시
(precise teachings) 를 탐구하는 것이 아니어도 된다.
이에 부가하여, “universal”
motivation 즉, 특정 기술분야에서 기술의 개선을 위하여 공지인 보편적 동기 또한
선행문헌 자체에는 어떠한 힌트도 제시되지 않은 경우라 해도 motivation to combine 을
제공하게 된다. (가령, 전자기기 분야에서 에너지 효율의
증진은 일반적 관심사이다.)
마찬가지로, 기술이 하나의
장치를 개선하기 위해 사용되었고 PHOSITA 가 유사한 장치를 동일한 방식으로 개선할 것이라고 인식한다면, 실제 적용이 PHOSITA 자신의 기술 범위를 벗어나지 않는 한
해당 기술을 사용하는 것은 자명하다. 이것이 이른바 “known-technique”
rationale 이다.
이미 정립된 기능에 따른 선행기술 요소를 사용하여 공지의 문제를 해결하는
기술이 있다면 여기에는 motivation to combine 이 존재한다. 그리고, 그러한 조합이 최선의 (best)
옵션일 필요까지는 없고, 다만 그것이 적합한 (suitable)
옵션이기만 하면 된다.
B
Intel 은 IPR 에서, PHOSITA 가 2건의 선행문헌을 결합할 동기가 충분하다고 하였는데, 그 이유는 2건 모두 multiprocessor
system 에 관한 것이면서, 동일한 문제 즉 cache
coherency 유지에 관한 것이기 때문이라고 하였다. 그에 따라 PHOSITA 는 자연적으로 (naturally) Bauman 의 segmented [global secondary] cache 를 Kabemoto
에 사용할 것이라고 주장하였다.
PTAB 은 Intel 의 그러한 주장을 기각하였는데, Kabemoto 와 Bauman 은 동일한 문제의 해결에 대하여
개시하고 있고, Bauman 의 cache 는 공지의 방법으로
문제를 해결하는 것에 관하여 개시하고 있으므로, 이것은 다음과 같이 KSR
판결에 따른 motivation to combine 이다:
There is a
motivation to combine when a known technique “has been used to improve one
device, and a person of ordinary skill in the art would recognize that it would
improve similar devices in the same way,” using the “prior art elements
according to their established functions.”
Intel 의 입장에서는 cache coherency 문제를 해결하는 공지의 방법이 존재하고, Bauman 의 secondary cache 가 그러한 문제의 해결에 도움이 되며, Kabemoto 와 Bauman 을 결합하는 것이 PHOSITA 의 (능력) 을 넘어서는 것이 아닌 점을 입증하는 것으로 충분하다.
